Firmware pour une carte de filtrage numérique faible latence

Résumé : Le but de cette communication est de montrer au travers d’une application les possibilités d’un FPGA évolué, les critères qui vont rentrer en jeu pour le choix du FPGA, ainsi que les difficultés rencontrées pour se servir du potentiel de ce dernier. L’exposé commence par une présentation rapide de l’application dans laquelle s’insère la carte-mère ainsi que du cahier des charges demandé. Je poursuis par une présentation du synoptique de la carte et des composants employés. Puis je développe plus largement tout ce qui ce rapporte au Fpga (constructeur Altera, famille Arria V), à savoir : •Critères pour choisir le FPGA. •Problèmes liés au pin-out. •Quelques Aspects de l’écriture du firmware en VHDl. •Certainesdifficultés liées aux IPs. •Utilisation des contraintes de timing.
Type de document :
Communication dans un congrès
1ere Ecole Technologique des Electroniciens du CNRS, Oct 2016, Bruges, Belgique. 〈www.electroniciens.cnrs.fr/Ecole/〉
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http://hal.in2p3.fr/in2p3-01406517
Contributeur : Sabine Starita <>
Soumis le : jeudi 1 décembre 2016 - 11:50:37
Dernière modification le : jeudi 11 janvier 2018 - 06:14:23

Identifiants

  • HAL Id : in2p3-01406517, version 1

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Citation

E. Plaige. Firmware pour une carte de filtrage numérique faible latence . 1ere Ecole Technologique des Electroniciens du CNRS, Oct 2016, Bruges, Belgique. 〈www.electroniciens.cnrs.fr/Ecole/〉. 〈in2p3-01406517〉

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